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基于FPGA的全数字锁相环的设计
作者：吕立亚 李春晓
来源：《西部论丛》2019年第30期
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摘 要：本文所阐述的主要问题是全数字锁相环的设计。锁相环按照电路性质不同可以分为模拟锁相环和数字锁相环，全数字锁相环便是指全部由数字电路组成的环路。较之于传统的锁相环，ADPLL具有集成化和性能方面的优势。由于当代集成电路产业的深入研究和大力投资建设，全数字锁相环目前已经成为被普遍运用于各个学科范围内的部件。本文核心内容为：分析全数字锁相环的基本原理，使用Verilog语言完成设计仿真，分析仿真结果。 关键词：全数字锁相环; 集成电路; Verilog
锁相环是以锁定相位为主要功能的部件，通过其各个组成部件的分别作用，来实现整个环路在相位与频率上的稳定性。锁相环按照电路信号类型可划分为模拟锁相环、全数字锁相环、软件锁相环[1]、数模混合锁相环等[2]，而从性能与发展程度等各方面因素综合评估，全数字型较之于模拟型还是更胜一筹，所以被广泛运用于诸多学科范畴。锁相环作为通信领域的重要组成部分，其势必需要发挥数字电路可移植性较强的优点，所以ADPLL的发展势在必行。 1 锁相环的概述
锁相环是一个以锁定相位为主要功能的部件。其主要组成部分为压控振荡器（VCO）、鉴相器（PD）和环路滤波器（LF）。主要功能为采用跟踪方式来实现输出信号和输入参考信号的相位等参数的稳定性[3]。 2 全数字锁相环的基本原理
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在ADPLL中，误差控制信号是离散的数字信号，所以对应的输出电压的改变也是离散的。而环路滤波器模块（K变模可逆计数器）与N分频器模块的时钟信号不由VCO模块产生，所以能够有效的缓解温度因素和电源电压对ADPLL性能的影响[4]。并且ADPLL也有更好的集成性与稳定性。全数字锁相环的结构框图如图所示：
整个全数字锁相环路的工作流程为：在环路没有达到锁定状态时，由PD输出的相位误差值来决定K变模可逆计数器产生何种脉冲，若是进位脉冲，则脉冲增减电路会减少二分之一个周期的输出，反之则增加二分之一个周期的输出，从而使环路从跟踪过程进入锁定状态。要注意的是，K值既影响捕获过程的长短，也影响环路精度。且二者是相矛盾的关系，因此K值的选择对于环路的影响不可小觑。 3 全数字锁相环的设计与仿真
3.1 鉴相器模块。ADPLL的PD模块结构较为简单，通常由异或门结构来组成。该模块有两个输入信号和一个输出信号。输入信号为signl_in和signl_out，输出信号为dpout。该模块的RTL视图如图所示：
3.2 环路滤波器模块。在ADPLL中选取LPF与PD时，要考虑兼容问题，由于鉴相器选取异或门结构，此处的环路滤波器可选取K变模可逆计数器。当dpout为低电平时，实现加计数功能，当dpout为高电平时，實现减计数功能，具体功能为当减计数减为0时，输出一个借位脉冲信号，当加计数达到预设的K模值时，输出一个进位脉冲信号[5]。K的取值为2的7次方，即128。该模块RTL视图如图所示：
K的取值对于ADPLL的性能影响是至关重要的。K较大时，其抗噪性能优良，环路精度更优秀，而K较小时，便于快速锁定。
3.3 数控振荡器模块。DCO的选取同样应该考虑环路滤波器的选取。此处选取脉冲加减电路。它是通过四种工作状态来完成ADPLL的锁相功能的[6]。首先，在无进位或借位脉冲输入时，它只会将输入信号频率变为原来的二分之一;在有进位脉冲时，则不光将输入频率变为本来的二分之一，其输出端口还会额外增多二分之一个周期的脉冲。当LPF模块存在借位脉冲输入给其减量输入端时，输入信号会变为原来的二分之一，输出信号也会减少二分之一个周期。最后，当两种脉冲同时输入时，输出信号会减少二分之一个周期。该模块RTL视图如图所示：
3.4 N计数器模块。此处的N计数器为N模值计数器，其功能为由外部时钟信号来比较输入与时钟信号。 4 仿真结果
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在环路尚未进入锁定状态时，鉴相器模块输出的为没有规律的矩形波，经过各模块共同调节，经过数个周期的不断调整，最终达到相位频率同步，当PD模块输出的是占空比为50%的方波信号时，此时表示ADPLL环路已经由捕获过程进入锁定状态。如图4-1所示： 5 结论
本文分析了全数字锁相环的工作原理，完成了ADPLL的设计与仿真工作，实现了ADPLL的锁相功能。但是该环路没有考虑到噪声信号对于ADPLL环路性能的影响，且仿真工作仍有不足之处。之后我会在此基础上，完善实验内容，做出较为深层次的研究工作。 参考文献
[1] 黄保瑞. 基于FPGA的二阶全数字锁相环的设计[D].延安大学，2015. [2] 代鸣扬. 高精度锁相环抖动测量电路的研究与设计[D].南京邮电大学，2018. [3] 张素琴.一种基于软件锁相环实现位同步的设计[J].数字技术与应用，2017（02）：166+169.
[4] 刘文. 高精度自动变模控制全数字锁相环研究与设计[D].湖南大学，2010. [5] 邱玉松. 应用于高速串行接口的高性能锁相环设计与实现[D].湖南大学，2015. [6] 周峰. 一种自动变模全数字锁相环的设计[D].湖南大学，2014.
