数字化控制下的cllc变换器同步整流策略

和高速比较器，将主回路电压电流信号转换为数字信号，输入现场可编程逻辑门阵列,完成同步整流控制。实

验结果表明，该方法简单有效,最多可以提高变换器5%的转换效率。关键词：CLLC变换器；数字化控制；现场可编程逻辑门阵列；同步整流中图分类号:TM461.5 文献标志码：A 文章编号：2096 -8299(2020)02 -0173 -06Synchronous Rectification Strategy of CLLC

Converter under Digital ControlCAO Yilong，SHUAI Luwai(School of Electronics and Information，Shanghai University of Electric Power，Shanghai 200090，China)Abstract: This paper proposes a synchronous rectification strategy for bidUectiona1 CLLC con­verters suitable for digital control，using diffemnPa1 comparison circuit，high frequency Uansformar

and high speed comparatorto convertthemain 'oop vo tageand cu rentsignasinto digita'signa.

Thefie'd programmab egatearay isinputto comp etethesynchronousrectification contro .The experiment proves —at Da meDod is simple and effective，which can increase —a conversion effi­

ciency oftheconverterby up to 5%.Key word: CLLC converter ； digital control ； field programmable gate ray( FPGA) ； synchro­nous rectification随着电动汽车、可再生能源、储能系统、不间断 电源系统及电力电子变压器等领域的快速发展，具 备能量双向流动的双端口隔离型双向直流直流

拓扑以及LLC谐振变换器参数优化得到了越来越

多的关注［6^10］ &然而，LLC谐振变换器一般只工

作于单相传递能量的情况，反向工作时，为LC震 荡,调频范围过宽，负载调节率受限&目前也有文 献对LLC谐振变换器在双向DC DC变换器中的

(Direct Cinren—DPect Cmrent，DC DC)变换器得 到了广泛应用，并成为了研究热点能否实现 高功率密度和高变换效率一直是DC DC变换器

应用进行了研究&如文献［11］提出了对称结构的

设计的重点和难点。目前大量学者致力于具备软

CLLC谐振变换器，但其谐振点的增益小于1且受

负载影响&为了提高效率,DC DC变换器一般会 采用同步整流的方法&文献［12］提出了一种基于开关能力的DC DC变换器研究，以减少损耗、提 高效率。近些年来,软开关谐振型DC-DC变换器收稿日期：2019-11-21

通信作者简介:帅禄玮(1995#),男，在读硕士&主要研究方向为电力电子与电动汽车& E-mail：2216135201@qq. com174上海电力大学学报2020

无传感器的LLC电路输岀侧同步整流策略，虽然 减少了传感器，但 方法仅适用于LLC电路&

文献［13.提岀了采用专用芯

步整流,减小了外围电 计，适合于能量单相传 ，难以与双向CLLC变换器兼容&本文提岀了一种适用于全数字化控制的双向

CLLC变换器同步整流策略， 实验证明，该方法简单有效，最

提高变换器5%的转&1 CLLC电路损耗分析全桥CLLC变换器的拓扑结构如图1所示&Qal 〜Qa4

Qbl 〜Qb4图1 CLLC谐振变换器的拓扑结构在正向工作时，电路一次侧的Q-1〜Qa4斩 波，

电压Un转为 方波电压Up1，Up1CLLC网络，传递到电路二次侧，即 流电压Up2， Qb1〜Qb4的反并联二极管整流，电容Co滤波，成为 电的稳定直流。此时Qb1〜Qb4 闭，

二极管 流。由于电 对称,反向工作时与正向相类似。当变压器变比n 11时，电路正反向工作差异较

大，而CLLC电路一般工作于双边电压相差不大

的 ，故变压器变比n 取1 &于CLLC电 非 器件较多， 采

用时域分析或者模态分析过于 ， 先采用

基波分析法对CLLC电 简化，简化后的电路如图2所示。upl up2图2 CLLC谐振网络的交流等效电路考虑到实际工程中谐振电感L1和Lr的设计 较，对初始磁导率* 参数有严的要求& ，为了简化理论分析，也为了降低成本，令 L 3 Lr 3 Lr，C 3 Cr 3 Cr，此时 CLLC

谐振腔为互易二端口网络&在图2中，

流电压基波幅值为Uf，其向 示形式为$n， 为e

%c 32#0c，

为0 rd/s，

流 岀电压

$q =—.—$n

(1)一 + jem%c + jer%cr%c令输岀负载电阻为@l，可得交流负载电阻为Req =#@L

(2)通过推导得到输岀电压为$Rout =

— $q

( 3)Req + %out式中:％ out----------输岀阻抗&直流增益8比可表示为为了简化，令—，Yl-，Yl-，底加分别为” YCr = C2R°q %2YLr = Cr( Lm +Lr) %S< Yl- = C (Lm +2LL、Y2L = Cr ( 2Lm +Lr) %S

可得简化后的直流增益8比为i_(-1 +6L%a)2(-1 +鴿91)2)]2 (6) c%s(-1 +yl )2 丿经过电路模型等效可得电路输入阻抗为Zn \"Cl

?曹以龙，等:数字化控制下的CLLC变换器同步整流策略1759m%a - 一 j ? Cr%c ( @eq ? j@r%c ) ] -2 + Cr%c [一 j@eq + ( / 亍、9m ? %c ]实部XnR为虚部Zvi为XinI =( 2 -k29r + kCr ? %2 Cr9rk9r) X谐振变换器一次侧输入电流谐振变换器一次侧输岀电流GdcUnR设一次侧开关管导通电阻与线路电阻之和为Ron，则一次侧通态功率损耗PMOS1为PMOS2 = 4Ron 'o

(I2)由于一次侧工作在零电压开关(Zero Voltage

Switch, ZVS)

, 管导

忽略，又因为 管的

较小，

忽略&二次侧的损耗PMOS2可以表示为PMOS#=4@d 'o(10)式中:Rd ——二次侧开关管导通电阻。故电路总损耗Ploss = PMOS2 ? PMOS2 = ^Ron '1 ? ^Rd' (2) 由式\"14 ) 电 与Ron和Rd相关&由

于 侧 管起到斩波作用，其电阻阻值相对稳定，故可采用减少二次侧开关管电阻的方式，达到减小电路损耗的目的。2同步整流策略步整流的主要思想就是在体二极管导通的

，控制

管同步导通，二侧 管导通电阻Rd，提 转换效率&由于全数 控制

通常采用微控制器(Micm-ConWollaf Unit，MCU)

控制，但考虑

管的导通极其迅速，导致MCU

应，

失 有的控制用,会对电 ， 现 程门阵列(Field Prog'ammable Gate Array，FPGA)对同 步整流进行控制。由于CLLC电路工作状态是对称的，以正向

传输功率为例介绍FPGA的工 理。图3从上 至 为Up2电压波形；Up2电压过零比较后的

结果'二侧电流的波形，二侧电流取绝对值的 波形，二 侧电流取绝对值过零比较后的结果&图3 CLLC电路中％的电压、电流、同步信号比较3 导岀 步 流 二极管导 的

值，结 如表1所示。表1

，1为，0为低&表1二极管导通逻辑真值电压同步电流步导二极管序111，4012，3X0全关闭由此可知，仅需要将Up2电压的极性与电流

绝对值的比较结

逻辑电路即

步整流。其对应的逻辑设计图如图4所示。综合考虑隔

级 本，采用差分比较电路对Up2电压极

采样。图5为电压过零点检测电路&当Uou— 1 U°ut2时,二极管D12导通，

将电压钳位在0. 7 V ，以避免高压损坏比

较器；当Uou— 2 Uou—时，相类似，电压钳位在176上海电力大学学报2020

-0.7 V。通过此电路，可直接得到电压过零点，电

阻@1〜@34与@45〜@48为主回路隔离电阻，用 隔

离主电路的高压。用

步

电流互感器对电流 采样。电流采样电路如图6所示。 侧的大电，到流感应为二次侧小电流，通过桥式整流电 电流

的绝对值,@25与@27起 分压作用,避免坏比较器,@17

电压

图4同步整流逻辑设计示意@18与 变阻器W较，得较门槛值，与

侧电流二倍 ，即电流同步信号。图5电压过零点检测电路3实验分析CLLC谐振变换器的设计

如下:额定输耐压极限，为了防止电容过压，采用双电解电容串

8， 联压电阻。CLLC谐振主回路参数

如表3所+。表2 CLLC电子变压器的器件选型器件功能

入电压为400 V， 流电压（n的范围为350 ~ 450 V；额定输岀电压（°ut为400 V,输岀

电压范围为380 ~420 V，（°ut的纹波要求小于 5% ;最大输岀功率为2.5 kW，最大输岀负载为

TMS320F28069主控芯片主控FPGASic-MOSFET1 k$；允的

器 型。0的变化范围为100 -XC6 SLX9C3M0065090D300 kHz，死 时间为200 nso表2为主要电子

岀滤波电路采用无极性电 联电解电UCC21520TLV3502芯高速比较器容。考虑 岀电压接近电解电容450 V的

曹以龙，等:数字化控制下的CLLC变换器同步整流策略177表3 CLLC电子变压器的滤波与谐振器件器件设计值无极性电容/\"F1电解电容/\"F340(450 V,680 \"F)均压电阻/k$50(4 W)励磁电感Lm/\"H71.7谐振电感厶/\"H17.4谐振电容C/nF67. 1变压器变比1： 1图7分别展+ 了空载(输出功率Pout 3 530 W,£3 177.3 kHz)和满载(输出功率 Pout 32.5 kW,£= 138.1 kHz)工

的输出电压(U°ut)、高方波电压(Up1)谐振电流(C)波形。 7，谐振电流C相位超前于电压Up1，电 工作

于 状态， 时输出电压Uout-对恒定，证明电

实现稳压输出。□O©❽ 285.0 Hz400.0A177.3kHz284.5 Hz△0.000 V400.0 V V □o© o 285.0284.5 HzHz400.0 A138.1kHz △0.000400.0 VV VA 4 7.24 |Lis(b)满载时图7不同负载下输出电压、桥臂电压和谐振电流波形图8显示的是电流比较信号、二次侧电流、电 压比较信号和二次侧电压。

8 ,始号与 步信号无

差,满足同步整流

&图9显示的是Qb1和Qb4驱动信号、Qb2和 Qb3

、电压比较

电流比较 。9

,

与 步信号基本无相差，满足开关管工

&电流比较信号图8主回路信号采样图9同步信号与驱动信号图10为#用同步整流与不#用同步整流情

况下的 对比。 10

:在 时，同步整流没有明显提升样

，这 于 时输出电流较小，故 提

明显;但在

时，输出电流较大，此时 步整流对

提升明显，最高可达5 %

。米用同步整流 不采用同步整流1.5

2.0 2.5Pout/kW图10效率对比曲线4结论本文提出了一种数

控制的CLLC变换器同步整流策略， 实验证明

步整流策略有 3个点：(1) 采用全数字化控制，利用FPGA处理高

速，简单有效；(2) 使用比较器提取主回 ，避免使用高速模数转换器转换引入的

本；178上海电力大学学报2020(3)通过同步整流，进一步提升了变换器效

coniol of burst mode for LLC resonanS conve/er- J.. EEE

率,最髙可提升约5%的效率。Transacionson Power Elec ronics ,2013 ,28 ( 1 ) ：457-466.-8 . LEE I O,MOON G W. The k-Q analysis for LLC series res­

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